Cadence設(shè)計(jì)系統(tǒng)公司近日宣布，已開創(chuàng)出具有平版印刷意識(shí)的設(shè)計(jì)流程，并定義了一個(gè)把分辨率增強(qiáng)技術(shù)(RET)和物理設(shè)計(jì)與驗(yàn)證相聯(lián)系的界面。Cadence與Brion Technologies和Clear Shape Technologies合作開發(fā)了該流程，用以解決日益嚴(yán)峻的由光刻引發(fā)的良率問題和掩模設(shè)計(jì)挑戰(zhàn)。
設(shè)計(jì)團(tuán)隊(duì)現(xiàn)在可以在設(shè)計(jì)、實(shí)現(xiàn)和制造（包括把自動(dòng)化版圖優(yōu)化與設(shè)計(jì)階段的高級(jí)可制造性模型結(jié)合）的整個(gè)流程中使用同樣的模型。該Cadence®界面可用于Cadence Encounter® 數(shù)字IC設(shè)計(jì)平臺(tái)，也可用于第三方開發(fā)的可制造性設(shè)計(jì)（DFM）技術(shù)。
“為達(dá)到我們開發(fā)出一個(gè)具有平版印刷意識(shí)的設(shè)計(jì)和實(shí)現(xiàn)流程以應(yīng)對(duì)65納米及以下工藝挑戰(zhàn)的遠(yuǎn)景和計(jì)劃， 我們定義了一個(gè)界面，把內(nèi)部及外部平版印刷建模和驗(yàn)證技術(shù)與我們的設(shè)計(jì)和實(shí)現(xiàn)方案相聯(lián)系，” Cadence全球副總裁Wei-Jin Dai說，“該設(shè)計(jì)流程是為設(shè)計(jì)前沿的65、45及32納米制程和開發(fā)具有平版印刷意識(shí)的DFM流程的客戶所準(zhǔn)備的�！�
Clear Shape開發(fā)了用于快速精確的系統(tǒng)性、全芯片、基于模型的制造性形狀分析，來解決災(zāi)難性和參數(shù)變化問題的DFM技術(shù)。Brion Technologies充分利用其計(jì)算平版印刷技術(shù)，開發(fā)出精確、快速、全芯片光學(xué)鄰近修正 (OPC) 和OPC驗(yàn)證解決方案。通過把兩公司任一方的技術(shù)和包含使用新定義界面的Cadence Chip Optimizer 的Cadence Encounter®數(shù)字IC設(shè)計(jì)平臺(tái)相結(jié)合，Cadence為客戶提供了集成平版印刷建模、設(shè)計(jì)實(shí)現(xiàn)和版圖優(yōu)化的流程。該協(xié)作使集成器件制造商和無生產(chǎn)線半導(dǎo)體企業(yè)能識(shí)別并消除光刻熱點(diǎn)、并在保持設(shè)計(jì)和電學(xué)意圖的同時(shí)優(yōu)化Manhattan和X設(shè)計(jì)以獲得更好良率。
“在我們實(shí)現(xiàn)高級(jí)工藝流程時(shí)，我們看到平版印刷對(duì)設(shè)計(jì)的影響越來越嚴(yán)重，”NEC工藝技術(shù)部門Shuichi Inoue說，“作為Brion和Cadence的共同客戶，我們很高興看到這種合作，能帶來具有平版印刷意識(shí)的設(shè)計(jì)流程，使掩模制作和制造階段很好地關(guān)聯(lián)起來。NEC電子將推動(dòng)這種合作并提供需求和方向�！�
“Cadence與Brion合作了數(shù)月以定義一個(gè)具平版印刷的設(shè)計(jì)流程，使我們共同的客戶把signoff質(zhì)量OPC與OPC驗(yàn)證和設(shè)計(jì)階段版圖優(yōu)化相關(guān)聯(lián)，” Brion Technologies營銷與業(yè)務(wù)拓展高級(jí)副總裁Shauh-Teh Juang博士Shauh-Teh Juang說，“排名前15家的半導(dǎo)體制造商已有12家在使用Brion技術(shù)，用于OPC和OPC驗(yàn)證。此技術(shù)可以最小化成本高昂的良率問題的風(fēng)險(xiǎn)，我們看到了對(duì)這種流程的需求。”
“我們很高興能與Cadence合作，” Clear Shape Technologies的首席執(zhí)行官Atul Sharan說，“在90納米以下工藝中，業(yè)界需要從基于理想的GDSII的設(shè)計(jì)轉(zhuǎn)到真正的硅精確性設(shè)計(jì)。Clear Shape已開發(fā)出獨(dú)特的技術(shù)，以一種OPC和RET工具未知的方式得到快速精確的硅預(yù)測。我們的目標(biāo)是把分析和計(jì)算系統(tǒng)性差異的DFM解決方案帶給設(shè)計(jì)者。把我們的技術(shù)與Cadence廣泛使用的物理設(shè)計(jì)和驗(yàn)證平臺(tái)相集合，為設(shè)計(jì)者提供了一個(gè)可在設(shè)計(jì)和制造間架起橋梁的插件式解決方案。
“新的具平版印刷意識(shí)的設(shè)計(jì)流程將允許ATI把可制造性與設(shè)計(jì)實(shí)現(xiàn)連接，為我們強(qiáng)大的DFM策略提供了的一個(gè)重要元素，”ATI公司工程部副總裁Greg Buchner說，“通過利用Cadence Chip Optimizer自動(dòng)修正由Clear Shape的 InShape工具精確預(yù)測出的物理設(shè)計(jì)階段中的熱點(diǎn)，我們能夠防止昂貴和費(fèi)時(shí)的在出帶后甚至在硅階段檢測光刻問題的反復(fù)。我們?yōu)檫@種合作所鼓舞，并希望看到更多公司的合作，以解決更廣泛的業(yè)界難題�！�
設(shè)計(jì)團(tuán)隊(duì)現(xiàn)在可以在設(shè)計(jì)、實(shí)現(xiàn)和制造（包括把自動(dòng)化版圖優(yōu)化與設(shè)計(jì)階段的高級(jí)可制造性模型結(jié)合）的整個(gè)流程中使用同樣的模型。該Cadence®界面可用于Cadence Encounter® 數(shù)字IC設(shè)計(jì)平臺(tái)，也可用于第三方開發(fā)的可制造性設(shè)計(jì)（DFM）技術(shù)。
“為達(dá)到我們開發(fā)出一個(gè)具有平版印刷意識(shí)的設(shè)計(jì)和實(shí)現(xiàn)流程以應(yīng)對(duì)65納米及以下工藝挑戰(zhàn)的遠(yuǎn)景和計(jì)劃， 我們定義了一個(gè)界面，把內(nèi)部及外部平版印刷建模和驗(yàn)證技術(shù)與我們的設(shè)計(jì)和實(shí)現(xiàn)方案相聯(lián)系，” Cadence全球副總裁Wei-Jin Dai說，“該設(shè)計(jì)流程是為設(shè)計(jì)前沿的65、45及32納米制程和開發(fā)具有平版印刷意識(shí)的DFM流程的客戶所準(zhǔn)備的�！�
Clear Shape開發(fā)了用于快速精確的系統(tǒng)性、全芯片、基于模型的制造性形狀分析，來解決災(zāi)難性和參數(shù)變化問題的DFM技術(shù)。Brion Technologies充分利用其計(jì)算平版印刷技術(shù)，開發(fā)出精確、快速、全芯片光學(xué)鄰近修正 (OPC) 和OPC驗(yàn)證解決方案。通過把兩公司任一方的技術(shù)和包含使用新定義界面的Cadence Chip Optimizer 的Cadence Encounter®數(shù)字IC設(shè)計(jì)平臺(tái)相結(jié)合，Cadence為客戶提供了集成平版印刷建模、設(shè)計(jì)實(shí)現(xiàn)和版圖優(yōu)化的流程。該協(xié)作使集成器件制造商和無生產(chǎn)線半導(dǎo)體企業(yè)能識(shí)別并消除光刻熱點(diǎn)、并在保持設(shè)計(jì)和電學(xué)意圖的同時(shí)優(yōu)化Manhattan和X設(shè)計(jì)以獲得更好良率。
“在我們實(shí)現(xiàn)高級(jí)工藝流程時(shí)，我們看到平版印刷對(duì)設(shè)計(jì)的影響越來越嚴(yán)重，”NEC工藝技術(shù)部門Shuichi Inoue說，“作為Brion和Cadence的共同客戶，我們很高興看到這種合作，能帶來具有平版印刷意識(shí)的設(shè)計(jì)流程，使掩模制作和制造階段很好地關(guān)聯(lián)起來。NEC電子將推動(dòng)這種合作并提供需求和方向�！�
“Cadence與Brion合作了數(shù)月以定義一個(gè)具平版印刷的設(shè)計(jì)流程，使我們共同的客戶把signoff質(zhì)量OPC與OPC驗(yàn)證和設(shè)計(jì)階段版圖優(yōu)化相關(guān)聯(lián)，” Brion Technologies營銷與業(yè)務(wù)拓展高級(jí)副總裁Shauh-Teh Juang博士Shauh-Teh Juang說，“排名前15家的半導(dǎo)體制造商已有12家在使用Brion技術(shù)，用于OPC和OPC驗(yàn)證。此技術(shù)可以最小化成本高昂的良率問題的風(fēng)險(xiǎn)，我們看到了對(duì)這種流程的需求。”
“我們很高興能與Cadence合作，” Clear Shape Technologies的首席執(zhí)行官Atul Sharan說，“在90納米以下工藝中，業(yè)界需要從基于理想的GDSII的設(shè)計(jì)轉(zhuǎn)到真正的硅精確性設(shè)計(jì)。Clear Shape已開發(fā)出獨(dú)特的技術(shù)，以一種OPC和RET工具未知的方式得到快速精確的硅預(yù)測。我們的目標(biāo)是把分析和計(jì)算系統(tǒng)性差異的DFM解決方案帶給設(shè)計(jì)者。把我們的技術(shù)與Cadence廣泛使用的物理設(shè)計(jì)和驗(yàn)證平臺(tái)相集合，為設(shè)計(jì)者提供了一個(gè)可在設(shè)計(jì)和制造間架起橋梁的插件式解決方案。
“新的具平版印刷意識(shí)的設(shè)計(jì)流程將允許ATI把可制造性與設(shè)計(jì)實(shí)現(xiàn)連接，為我們強(qiáng)大的DFM策略提供了的一個(gè)重要元素，”ATI公司工程部副總裁Greg Buchner說，“通過利用Cadence Chip Optimizer自動(dòng)修正由Clear Shape的 InShape工具精確預(yù)測出的物理設(shè)計(jì)階段中的熱點(diǎn)，我們能夠防止昂貴和費(fèi)時(shí)的在出帶后甚至在硅階段檢測光刻問題的反復(fù)。我們?yōu)檫@種合作所鼓舞，并希望看到更多公司的合作，以解決更廣泛的業(yè)界難題�！�
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編輯：NewsSource
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http:leisuda.cn/news/2006-10/200610311016.html
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文章標(biāo)簽： Cadence/Lithography
0755-82905460
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