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NEC超低功耗技術(shù)欲大幅延長電池使用時間

　　NEC公司旗下的兩個部門通過集成高K技術(shù)和體偏置方案(body-biasing)，研制出面向移動設(shè)備的降低待機(jī)功耗的技術(shù)。研究小組在實(shí)驗(yàn)室獲得據(jù)稱是迄今最低的1.4pA(NFET)和0.3pA(PFET)靜態(tài)泄露電流。

　　NEC研究人員瞄準(zhǔn)超低功耗技術(shù)開發(fā)，欲減少系統(tǒng)級芯片器件的功耗至常規(guī)芯片的1/30，使電池使用時間比當(dāng)前系統(tǒng)延長10倍。新技術(shù)適于65及45nm節(jié)點(diǎn)。

　　在180及130nm工藝，待機(jī)功耗與晶體管工作功率相比可忽略不計。在縮小的器件內(nèi)，更低的電源電壓可降低工作功耗，但由于泄露電流較高，待機(jī)功耗經(jīng)常增加。而在在65nm時代，泄露功耗預(yù)計將超過工作功耗。

　　因此，對于諸如移動產(chǎn)品等低功率應(yīng)用使用的低待機(jī)功率器件(LSTP)，抑制泄漏電流至關(guān)重要。國際半導(dǎo)體技術(shù)藍(lán)圖(ITRS)預(yù)測到更高介電常數(shù)(high-k)的材料2006年將用于LSTP的門絕緣。NEC演示了高K絕緣薄膜低泄漏，意圖在2006年上市的65nm節(jié)點(diǎn)LSTP器件內(nèi)實(shí)現(xiàn)此新開發(fā)的技術(shù)。

　　待機(jī)泄漏是三種因素造成的結(jié)果：源漏極之間的亞閾值泄漏、門泄漏和門引致的漏極泄漏(GIDL)。為了抑制待機(jī)泄漏，這三種因素都必須要考慮到。體偏置配置對于減少亞閾值泄漏很有效，但對減少門泄漏和GIDL無效。因此，當(dāng)超過納安-微安范圍時，其有效性對相對大的待機(jī)電流泄漏無能為力。

　　NEC表示，其通道的工程設(shè)計可減少GIDL，并論證了體偏置電路的有效性。該公司表示，集成體偏置電路和高K薄膜的方案適于高性能服務(wù)器、網(wǎng)絡(luò)、PC、消費(fèi)電子設(shè)備，尤其是移動產(chǎn)品的LSTP器件。

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