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晶體管

作為集成電路的基本電子組件，晶體管的大小 40 多年來一直在縮減。在我們的90-nm CMOS 工藝中，我們面臨著嚴(yán)峻挑戰(zhàn)，需要制造門長度不足 40 nm的晶體管。要求我們實(shí)現(xiàn)最高級(jí)的光刻與蝕刻控制，以保證整個(gè)晶圓上數(shù)十億之多的晶體管的特性保持一致。半導(dǎo)體行業(yè)中一批最佳的研發(fā)精英正在 TI 為此而努力工作。我們還將成功解決 65nm 工藝產(chǎn)生的新難題，正像我們已經(jīng)解決了許多前代高性能工藝的縮放問題一樣。除了工藝控制之外，新的材料也有助于推動(dòng)先進(jìn)的晶體管技術(shù)。與 1nm 或較低柵極氧化層 (gate oxide) 相當(dāng)?shù)那闆r下，我們需要新型高 K 電介質(zhì)來代替?zhèn)鹘y(tǒng)的硅氧化層�；�于鉿的材料可實(shí)現(xiàn)柵極介質(zhì)必需的熱穩(wěn)定性及可加工性，能夠幫助我們制造新一代晶體管。深亞微米晶體管的電氣特性帶來了新的設(shè)計(jì)挑戰(zhàn)，不僅對(duì)工藝研發(fā)如此，對(duì)系統(tǒng)級(jí)而言也是如此。為了實(shí)現(xiàn)低于 1 伏特的必需性能，我們必須解決薄連接與接合元件漏極 (race-source drain) 造成的問題。這些問題要求非常嚴(yán)格的工藝控制。小型晶體管靜態(tài)電流越高，要求的系統(tǒng)專業(yè)技術(shù)也就越高。TI 開發(fā)的技術(shù)將 OMAP 無線架構(gòu)產(chǎn)品與底層工藝緊密耦合，實(shí)現(xiàn)了最大的功率效率與最佳技術(shù)優(yōu)化。我們的許多研發(fā)力量目前都集中在實(shí)施 90nm 節(jié)點(diǎn)技術(shù)上，但我們?nèi)酝度胭Y源研究 65nm 節(jié)點(diǎn)乃至更先進(jìn)技術(shù)節(jié)點(diǎn)的晶體管設(shè)計(jì)。目前看來，未來系列晶體管的物理特性似乎令人產(chǎn)生畏難情緒，但 TI 一直以來都是解決上幾代工藝技術(shù)物理挑戰(zhàn)的領(lǐng)先者之一，因而我們還將繼續(xù)在推進(jìn)未來 IC 技術(shù)發(fā)展方面發(fā)揮重要作用。例如，TI 與位于洛桑的瑞士聯(lián)邦科技學(xué)院 (Swiss Federal Institute of Technology) 合作，介紹了一種使用單電子晶體管 (SET) 執(zhí)行邏輯功能，并大幅降低未來半導(dǎo)體器件尺寸及功耗的一種可能的方法。SET 與標(biāo)準(zhǔn) CMOS 晶體管相結(jié)合可能提供足夠的增益與電流驅(qū)動(dòng)，從而與單用 CMOS 相比最終能在更小的尺寸上執(zhí)行邏輯功能。SET 可使用單電子代表邏輯狀態(tài)，因此有可能在計(jì)算應(yīng)用領(lǐng)域?qū)�業(yè)界引領(lǐng)向電子的理論極限。

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